J-K Flip-Flop
负边沿触发的 J-K 触发器建模
库:
Simulink Extras / Flip Flops
描述
J-K Flip-Flop 模块对负边沿触发的 J-K 触发器进行建模。J-K flip-flop 模块有三个输入，即 J，K 和 CLK。在时钟信号 (CLK) 的负（下降）沿，J-K Flip-Flop 模块根据以下真值表输出 Q 及其反值 !Q。在此真值表中，Qn-1 是前一时间步的输出。
注意
J-K Flip-Flop 模块将非零输入视为 true (1)。
| J | K | Qn | !Qn |
|---|---|---|---|
| 0 | 0 | Qn-1 | !Qn-1 |
| 0 | 1 | 0 | 1 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | !Qn-1 | Qn-1 |
当 J 为 1 且 K 为 0 时，触发器进入设置状态（Qn 为 1）。当 J 为 0 且 K 为 1 时，触发器进入重置状态（Qn 为 0）。当 J 和 K 都为 0 时，触发器停留在先前的状态（Qn 为 Qn-1）。当 J 和 K 都为 1 时，触发器会发生切换（Qn 是 Qn-1 的反值）。
布尔或双精度数据类型的逻辑信号
将逻辑信号实现为布尔数据(而不是双精度数据) 配置参数设置会影响 J-K Flip-Flop 模块的输入和输出数据类型，因为该模块是使用 Combinatorial Logic 模块的封装子系统。有关此配置参数的详细信息，请参阅将逻辑信号实现为布尔数据(而不是双精度数据)。
端口
输入
输出
参数
版本历史记录
在 R2008b 中推出
另请参阅
S-R Flip-Flop | Clock | D Latch | D Flip-Flop
