Compare To Zero

R2026b

确定信号与零的比较方式

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库:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

描述

Compare To Zero 模块将输入信号与零进行比较。使用运算符参数指定输入与零的比较方式。

如果比较结果为 false，输出为 0；如果比较结果为 true，输出为 1。

示例

有界可变大小信号基本操作

此示例说明如何生成有界可变大小信号，并说明使用这些信号的一些操作。在此示例中，您使用 Selector 模块和 Switch 模块生成可变大小信号。这些信号用于数学运算、总线创建、总线选择、矩阵串联以及实现离散滤波器方程。

打开模型

端口

输入

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Port_1 — 输入信号
标量 | 向量 | 矩阵

输入信号（指定为标量、向量或矩阵）与零进行比较。如果输入数据类型不能表示零，将发生参数溢出。要检测此溢出，请转到“配置参数”对话框的诊断 > 数据有效性窗格，并将参数 > 检测上溢设置为警告或错误。

在这种情况下，模块将输入信号与输入数据类型的接地值进行比较。例如，如果输入信号的类型为 fixdt(0,8,2^0,10)，由于偏置为 10，输入数据类型可以表示从 10 到 265 的无符号 8 位整数。接地值为 10，而不是 0。

输出

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Port_1 — 输出信号
0 | 1 | 标量 | 向量 | 矩阵

如果比较结果为 false，输出为 0；如果比较结果为 true，输出为 1。

模块输出为 uint8 或 boolean，具体取决于您为输出数据类型参数所做的选择。

数据类型: uint8 | Boolean

参数

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运算符 — 逻辑运算符
<= (默认) | == | ~= | < | >= | >

此参数可以具有以下值：

== - 确定输入是否等于零。
~= - 确定输入是否不等于零。
< - 确定输入是否小于零。
<= - 确定输入是否小于或等于零。
> - 确定输入是否大于零。
>= - 确定输入是否大于或等于零。

编程用法

模块参数：relop

类型：字符向量

值：'==' | '~='| '<' |'<='| '>='| '>'

默认值：'<='

输出数据类型 — 输出的数据类型
boolean (默认) | uint8

指定输出的数据类型，boolean 或 uint8。

编程用法

模块参数：OutDataTypeStr

类型：字符向量

值：'boolean' | 'uint8'

默认值：'boolean'

启用过零检测 — 选择此项以启用过零检测
on (默认) | off

选择此项以启用过零检测。有关详细信息，请参阅中的过零检测。

编程用法

模块参数：ZeroCross

类型：字符向量

值：'off' | 'on'

默认值：'on'

模块特性

数据类型	`Boolean` \| `double` \| `fixed point` \| `half` \| `integer` \| `single`
直接馈通	`是`
多维信号	`是`
可变大小信号	`是`
过零检测	`是`

详细信息

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模型覆盖率

如果您有 Simulink^® Coverage™ 许可证，则 Compare To Zero 模块会接收条件覆盖率。

条件覆盖率测量：

输入和零之间的比较为 true 的次数
输入和零之间的比较为 false 的次数

如果您选择关系边界 (Simulink Coverage)覆盖率度量，则 Compare To Zero 模块会接收关系边界覆盖率。有关详细信息，请参阅关系边界覆盖率 (Simulink Coverage)。

扩展功能

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C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

通用

HDL 属性	描述
ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。
SynthesisAttributes	指定模型中模块和模块输出信号的综合属性。生成的 HDL 代码包含这些属性。有关详细信息，请参阅SynthesisAttributes (HDL Coder)。

数据类型支持

下表列出了输入端口为 HDL 代码生成支持的数据类型：

输入端口	维度	定点值	浮点值	内置整数	总线信号	布尔值	复数值
Port_1	标量向量最多二维的矩阵	是	半精度单精度双精度	是	否	否	是

输入端口

维度

定点值

浮点值

内置整数

总线信号

布尔值

复数值

Port_1

标量

向量

最多二维的矩阵

是

半精度

单精度

双精度

是

否

是

输出端口根据输出数据类型参数的值输出 uint8 或 boolean 数据类型。

要使用原生浮点输入数据类型生成 HDL 代码，请打开“配置参数”对话框中的 HDL 代码生成 > 浮点窗格，然后选择使用浮点参数。有关详细信息，请参阅Generate Target-Independent HDL Code with Native Floating-Point (HDL Coder)。

原生浮点延迟

当您使用 half、single 或 double 数据类型作为模块的输入时，您可以使用Latency Strategy (HDL Coder)模型配置参数来指定在使用原生浮点库时，模块的延迟是映射到最小还是最大延迟值。该模块支持以下原生浮点延迟值：

浮点数据类型	延迟策略设置	延迟周期	自定义延迟支持
`double`	MIN	1	否
`double`	MAX	3	否
`single`	MIN	1	否
`single`	MAX	3	否
`half`	MIN	1	否
`half`	MAX	2	否

该模块使用多周期实现来在生成代码中引入额外的延迟。要查看增加的延迟，请查看生成的模型或验证模型。请参阅Generated Model and Validation Model (HDL Coder)。

优化

您可以使用以下 HDL Coder 优化来优化速度、面积和 I/O。

面积优化

优化	描述
Resource Sharing (HDL Coder)	资源复用是一种面积优化，其中 HDL Coder 确定多个在功能上等效的资源，并用单个资源替换它们。
Streaming (HDL Coder)	流式处理是一种面积优化，其中 HDL Coder 将向量数据路径变换为标量数据路径或多个较小的向量数据路径。

速度优化

优化	描述
Specify Distributed Pipelining Settings (HDL Coder)	分布式流水线或寄存器重定时是一种速度优化，它可以移动设计中的现有延迟，以在缩减关键路径的同时保留功能性行为。
Clock-Rate Pipelining (HDL Coder)	时钟频率流水线是一个优化框架，它允许其他速度优化和面积优化在时钟频率下引入延迟。
Specify Adaptive Pipelining Settings (HDL Coder)	自适应流水线优化创建带寄存器的模块模式或组合，通过在设计中的模块中插入流水线寄存器，可以提高可实现的时钟频率并减少 FPGA 板上的面积使用量。
关键路径估计 (HDL Coder)	要快速确定设计中最可能的关键路径，请使用关键路径估计。关键路径估计加速寻找关键路径的迭代过程。要了解在关键路径估计中表征的模块，请参阅Characterized Blocks (HDL Coder)。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

在 R2006a 之前推出

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R2026b: 在使用原生浮点和优化时生成 HDL 代码

现在，当使用原生浮点数据类型（包括 half、single 或 double）时，您可以为 Compare to Zero 模块生成可综合的 HDL 代码。

您也可以使用各种 HDL 优化，例如分布式流水线、层次结构展平或延迟平衡，为模块生成优化的 HDL 代码。

R2026a: 指定模块和模块输出信号的综合属性

使用 SynthesisAttributes HDL 模块属性指定模块及其输出信号的综合属性。HDL Coder 在生成的 HDL 代码中包含这些属性。

另请参阅

Compare To Constant | Logical Operator | Bitwise Operator | String Compare

Compare To Zero

描述

示例

有界可变大小信号基本操作

端口

输入

Port_1 — 输入信号 标量 | 向量 | 矩阵

输出

Port_1 — 输出信号 0 | 1 | 标量 | 向量 | 矩阵

参数

运算符 — 逻辑运算符 <= (默认) | == | ~= | < | >= | >

编程用法

输出数据类型 — 输出的数据类型 boolean (默认) | uint8

编程用法

启用过零检测 — 选择此项以启用过零检测 on (默认) | off

编程用法

模块特性

详细信息

模型覆盖率

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成 使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

R2026b: 在使用原生浮点和优化时生成 HDL 代码

R2026a: 指定模块和模块输出信号的综合属性

另请参阅

Port_1 — 输入信号
标量 | 向量 | 矩阵

Port_1 — 输出信号
0 | 1 | 标量 | 向量 | 矩阵

运算符 — 逻辑运算符
<= (默认) | == | ~= | < | >= | >

输出数据类型 — 输出的数据类型
boolean (默认) | uint8

启用过零检测 — 选择此项以启用过零检测
on (默认) | off

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 VHDL、Verilog 和 SystemVerilog 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。