If Action Subsystem

由 If 模块使能执行的子系统。

库：
Simulink / Ports & Subsystems

描述

If Action Subsystem 模块是经过预先配置的 Subsystem 模块，可以作为一个起点，用来创建由 If 模块控制执行的子系统。If 模块计算逻辑表达式，然后根据计算结果输出动作信号。子系统的执行由放置在子系统内部的 Action Port 模块控制。

Simulink^® 会忽略对 If Action Subsystem 模块设置的优先级。在这种情况下，请对启动子系统执行的 If 模块设置优先级。

合并来自 If Action Subsystem 模块的信号

此示例说明如何合并由 If 模块控制的信号。If 模块从一组子系统中选择 If Action Subsystem 模块的执行。无论 If 模块选择哪个子系统，您都可以使用 Merge 模块创建单个信号。要打开模型，请参阅 ex_if_block。

If Action Subsystem 模块中的所有模块必须以与驱动 If 模块相同的速率执行。您可以通过将每个模块的采样时间参数设置为继承 -1 或与 If 模块采样时间相同的值来满足此要求。

对定点数据类型的支持

If 模块不直接支持定点数据类型。但是，可以使用 Compare To Constant 模块解决此限制。

假设有如下不使用定点数据类型的浮点模型。要打开模型，请参阅 ex_if_block_floating_point。

在此模型中，If Action Subsystem 模块使用其默认配置。除下表中列出的参数外，仿真参数设置为其默认值。

配置参数窗格	参数	设置
求解器	开始时间	`0.0`
	停止时间	`1.0`
	类型	`Fixed-step`
	求解器	`discrete (no continuous states)`
	定步长	`0.1`

除下表中列出的参数外，模块参数设置为其默认值。

模块	参数	设置
Repeating Sequence Stair	输出值的向量	`[-2 -1 1 2].'`
Repeating Sequence Stair1	输出值的向量	`[0 0 0 0 1 1 1 1].'`
If	输入的数目	`2`
	If 表达式	`(u1 > 0) \| (u2 > 0.5)`
	显示 else 条件	选中
Constant	常量值	`-4`
Constant1	常量值	`4`
Scope	坐标区数目	`3`
	时间范围	`1`

对于此模型，如果输入 u1 大于 0 或输入 u2 大于 0.5，则输出为 4。否则，输出为 -4。Scope 模块显示 Merge 模块在使用输入 u1 和 u2 时的输出。

可以将此模块图实现为采用定点数据类型的模型。要打开模型，请参阅 ex_if_block_fixed_point。

Repeating Sequence Stair 模块输出定点数据类型。

在模型的浮点版本中，Compare To Constant 模块实现 If 模块中使用的 If 表达式的两个部分：(u1 > 0) 和 (u2 > 0.5)。OR 运算 (u1|u2) 仍然可以在 If 模块内实现。对于定点模型，也必须像在此模型中一样在 If 模块外部部分实现表达式。

定点模型的模块和仿真参数与浮点模型的模块和仿真参数相同，但有以下例外和补充：

模块	参数	设置
Compare To Constant	运算符	`>`
	常量值	`0`
	输出数据类型模式	`Boolean`
	启用过零检测	off
Compare To Constant1	运算符	`>`
	常量值	`0.5`
	输出数据类型模式	`Boolean`
	启用过零检测	off
If	输入的数目	`2`
	If 表达式	`u1\|u2`

端口

输入

全部展开

`In` — 子系统模块的信号输入
标量 | 向量 | 矩阵

在子系统模块中放置一个 Inport 模块会为该模块添加一个外部输入端口。端口标签与 Inport 模块的名称相匹配。

使用 Inport 模块可以从局部环境中获取信号。

`Action` — 控制子系统模块的信号输入
标量 | 向量 | 矩阵

在子系统模块中放置一个 Action Port 模块会为该模块添加一个外部输入端口并将该模块更改为 If Action Subsystem。

从 Switch Case 模块到 Switch Case Action Subsystem 模块的点划线表示动作信号。动作信号是连接到 Switch Case Action Subsystem 模块的动作端口的控制信号。动作信号上的消息启动子系统的执行。

数据类型： action

输出

全部展开

`Out` — 子系统的信号输出
标量 | 向量 | 矩阵

在子系统模块中放置一个 Outport 模块会添加该模块的输出端口。子系统模块上的端口标签是 Outport 模块的名称。

使用 Outport 模块可以向局部环境发送信号。

模型示例

Simulink 子系统语义

这组示例说明不同类型的 Simulink® 子系统，以及对这些子系统进行仿真时使用的语义。每个示例都提供了对模型的说明以及控制模型执行方式的诀窍。

打开模型

If-Then-Else 模块

此示例说明将正弦波馈入 If Action Subsystem 模块的效果。它旨在说明 If Action Subsystem 模块和 Enabled Subsystem 模块之间的相似性。

打开模型

Modeling Clutch Lock-Up Using If Blocks

Use If/Else subsystems to build a clutch model. An 'If' subsystem models the clutch dynamics in the locked position while an 'Else' subsystem models the unlocked position. One or the other is enabled using the 'If' block. The dot-dashed lines from the 'If' block denote control signals, which are used to enable If/Else (or other conditional) subsystems. Checking any of the boxes on the GUI produces a plot of any of the selected variables (versus time).

打开模型

模块特性

数据类型	`Boolean^a` \| `bus^a` \| `double^a` \| `enumerated^a` \| `fixed point^a` \| `half^a` \| `integer^a` \| `single^a` \| `string^a`
直接馈通	`否`
多维信号	`有限^a`
可变大小信号	`有限^a`
过零检测	`否`
^a 实际支持的数据类型或功能取决于模块实施。

扩展功能

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

实际数据类型或功能支持取决于模块实现。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

架构描述

“模块”（默认值）为子系统和子系统内的模块生成代码。

架构	描述
“`模块`”（默认值）	为子系统和子系统内的模块生成代码。
“`BlackBox`”	生成黑盒接口。生成的 HDL 代码仅包括子系统的输入/输出端口定义。因此，您可以在模型中使用子系统来生成与手动编写的现有 HDL 代码的接口。子系统的黑盒接口生成类似于没有时钟信号的 Model 模块接口生成。
“`无 HDL`”	从生成的代码中删除子系统。您可以在仿真中使用子系统，但在 HDL 代码中将其视为“无操作”。

“BlackBox”

生成黑盒接口。生成的 HDL 代码仅包括子系统的输入/输出端口定义。因此，您可以在模型中使用子系统来生成与手动编写的现有 HDL 代码的接口。

子系统的黑盒接口生成类似于没有时钟信号的 Model 模块接口生成。

“无 HDL”

从生成的代码中删除子系统。您可以在仿真中使用子系统，但在 HDL 代码中将其视为“无操作”。

HDL 模块属性

通用
AdaptivePipelining	基于综合工具、目标频率和乘法器字长的自动流水线插入。默认值为 “`inherit`”。另请参阅AdaptivePipelining (HDL Coder)。
BalanceDelays	检测沿一条路径引入的新延迟，并在其他路径上插入匹配的延迟。默认值为 “`inherit`”。另请参阅BalanceDelays (HDL Coder)。
ClockRatePipelining	以较快的时钟频率而不是较慢的数据速率插入流水线寄存器。默认值为 “`inherit`”。另请参阅ClockRatePipelining (HDL Coder)。
ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线处理不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
DistributedPipelining	流水线寄存器分配或寄存器重定时。默认值为 “`off`”。另请参阅DistributedPipelining (HDL Coder)。
DSPStyle	乘法器映射的综合属性。默认值为“`无`”。另请参阅DSPStyle (HDL Coder)。
FlattenHierarchy	从生成的 HDL 代码中删除子系统层次结构。默认值为 “`inherit`”。另请参阅FlattenHierarchy (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线级数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线级数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。
SharingFactor	要映射到单个共享资源的功能等效的资源的数量。默认值为 0。另请参阅Resource Sharing (HDL Coder)。
StreamingFactor	并行数据路径或向量的数量，这些路径或向量通过时间多路复用的方式变换为串行标量数据路径。默认值为 0，表示实现完全并行的数据路径。另请参阅Streaming (HDL Coder)。

目标设定

此模块不能为 DUT，因此目标设定选项卡中的模块属性设置将被忽略。

If Action Subsystem

描述

合并来自 If Action Subsystem 模块的信号

对定点数据类型的支持

端口

输入

`In` — 子系统模块的信号输入
标量 | 向量 | 矩阵

`Action` — 控制子系统模块的信号输入
标量 | 向量 | 矩阵

输出

`Out` — 子系统的信号输出
标量 | 向量 | 矩阵

模型示例

Simulink 子系统语义

If-Then-Else 模块

Modeling Clutch Lock-Up Using If Blocks

模块特性

扩展功能

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

模块

主题

If Action Subsystem

描述

合并来自 If Action Subsystem 模块的信号

对定点数据类型的支持

端口

输入

In — 子系统模块的信号输入 标量 | 向量 | 矩阵

Action — 控制子系统模块的信号输入 标量 | 向量 | 矩阵

输出

Out — 子系统的信号输出 标量 | 向量 | 矩阵

模型示例

Simulink 子系统语义

If-Then-Else 模块

Modeling Clutch Lock-Up Using If Blocks

模块特性

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

模块

主题

WeChat

`In` — 子系统模块的信号输入
标量 | 向量 | 矩阵

`Action` — 控制子系统模块的信号输入
标量 | 向量 | 矩阵

`Out` — 子系统的信号输出
标量 | 向量 | 矩阵

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。