Wrap To Zero

如果输入大于阈值，将输出设置为零

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库：
Simulink / Discontinuities
HDL Coder / Discontinuities

描述

当输入大于阈值值时，Wrap To Zero 模块将输出设置为零。当输入小于或等于阈值时，输出等于输入。

端口

输入

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Port_1 — 输入信号
标量 | 向量

输入信号，指定为标量或向量。等于或大于 Threshold 值的信号值设置为零。

输出

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Port_1 — 输出信号
标量 | 向量

设置为输入信号值或零的输出信号。输出的数据类型与输入的数据类型相同。

提示

如果输入数据类型不能表示零，将发生参数溢出。要检测此溢出，请转到“配置参数”对话框的诊断 > 数据有效性窗格，并将参数 > 检测上溢设置为“警告”或“错误”。

参数

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要编辑 Wrap to Zero 模块的参数，请双击模块图标。

阈值 — 使模块输出零的阈值
`255` （默认） | 标量

使模块将输出值设置为零的阈值。

编程用法

模块参数：Threshold

类型：字符向量

值：scalar

默认值：'255'

模块特性

数据类型	`Boolean` \| `double` \| `fixed point` \| `integer` \| `single`
直接馈通	`是`
多维信号	`是`
可变大小信号	`否`
过零检测	`否`

扩展功能

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线处理不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。

限制

输入信号和阈值参数必须大小相等。例如，如果输入是二维向量，阈值也必须是二维向量。

Wrap To Zero

描述

端口

输入

Port_1 — 输入信号
标量 | 向量

输出

Port_1 — 输出信号
标量 | 向量

参数

阈值 — 使模块输出零的阈值
`255` （默认） | 标量

编程用法

模块特性

扩展功能

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

Wrap To Zero

描述

端口

输入

Port_1 — 输入信号 标量 | 向量

输出

Port_1 — 输出信号 标量 | 向量

参数

阈值 — 使模块输出零的阈值 255 （默认） | 标量

编程用法

模块特性

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

PLC 代码生成 使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

WeChat

Port_1 — 输入信号
标量 | 向量

Port_1 — 输出信号
标量 | 向量

阈值 — 使模块输出零的阈值
`255` （默认） | 标量

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。