Filter Design HDL Coder 用于生成可合成、可移植的 VHDL® 和 Verilog® 代码，以实现在 FPGA 或 ASIC 上使用 MATLAB 设计的定点滤波器。它还可以自动创建 VHDL 和 Verilog 测试平台，以仿真、测试和验证生成的代码。
开始:
Filter Design HDL Coder 已与 DSP System Toolbox 集成，可提供统一的设计和实现环境。您可以通过以下方式之一设计滤波器并生成 VHDL 和 Verilog 代码：使用 MATLAB 命令行；或者在 DSP System Toolbox 中使用 Filter Design and Analysis 应用程序或 Filter Builder 应用程序。
使用 Filter Designer 应用程序配置滤波器以生成 HDL 代码。
Filter Design HDL Coder 的设计入口输入是可以通过以下两种方式之一创建的量化滤波器：
- 使用 DSP System Toolbox 设计并量化滤波器
- 使用 Signal Processing Toolbox 设计滤波器，然后使用 DSP System Toolbox 量化滤波器
Filter Design HDL Coder 支持多种重要滤波器结构，包括：
离散时间有限脉冲响应 (FIR)，包括对称、反对称和转置结构
二阶节 (SOS) 无限脉冲响应 (IIR)，包括直接 I型 I、直接 II 型和转置结构
多速率滤波器，包括级联积分梳状 (CIC) 内插器和抽取器、直接型 FIR 和转置 FIR 多相内插器和抽取器、FIR 保持器和线性内插器，以及 FIR 多相采样率转换器结构
分数延迟滤波器，包括 Farrow 结构
Filter Design HDL Coder 可以使用级联多速率和离散时间滤波器生成 HDL 代码。其中，每种单速率和多速率滤波器结构均支持定点和浮点（双精度）实现。此外，FIR 结构还支持无符号定点系数。
通过量化、调节刻度值及再次量化，使滤波器设计做好生成代码的准备。
探索 SerialPartition 属性所有可能选项的折叠因数和乘法器使用情况。
您可以使用 Filter Design and Analysis 应用程序或 Filter Builder 应用程序为定点滤波器生成 VHDL 或 Verilog 代码。当使用上述任一应用程序生成 HDL 代码时，您可以设置 HDL 生成选项，以指定实现架构、选择端口数据类型、插入管道寄存器等等。其他选项可用来为您的滤波器 HDL 设计生成并配置测试平台。
HDL 生成选项。
视频应用程序的 27 抽头 FIR 滤波器的性能和面积指标。
您可以生成 VHDL 或 Verilog 测试平台，仿真并测试生成的 HDL 代码。此外，还可以使用 HDL Verifier 生成 Simulink 协同仿真块，将在 Simulink 中运行的行为滤波器模型和测试连接到在 Cadence® Incisive® 和 Xcelium™ 仿真器或 Mentor® ModelSim® 和 Questa® 仿真器中运行的已生成 HDL 代码。协同仿真可以直接比较生成的 HDL 代码结果与 Simulink 中运行的行为滤波器模型结果，从而简化滤波器设计验证过程。经过上述集成，您可以运用 MATLAB 和 Simulink 的高级分析和可视化功能来测试、调试及验证滤波器设计的 HDL 实现。
五阶 Butterworth 滤波器 Questa 仿真结果和 DSP System Toolbox 原始滤波器规范结果。
