Simulink Design Verifier

 

Simulink Design Verifier

识别设计错误、证明需求合规及生成测试

检测运行时和诊断错误

在运行仿真之前,您可以检测运行时和建模错误,包括整数溢出、除以零、数组越界、非规范值、浮点误差以及数据有效性错误。

查找死逻辑

在模型中查找那些在仿真和执行生成的代码时无法激活的对象。

分析测试覆盖率缺失

增强和扩展手动创建的现有测试用例,以解决模型覆盖率不完整的问题。

验证形式安全需求

验证您的设计是否符合使用 MATLAB®、Simulink 和 Stateflow 表达的形式化定义的安全需求。

生成测试以增加代码覆盖率

生成测试用例以增加代码覆盖率,包括生成的代码以及从 Simulink® 模块和 Stateflow® 图中调用的 C/C++ 代码。

创建基于需求的测试用例

从系统需求模型生成测试用例。

简化模型以进行部署

在完全验证主变体模型后,使用变体简化器针对有效配置的子集生成简化模型。所有相关文件和变量依赖项也会简化。简化后的工件会打包成一个单独的文件夹,以便轻松部署并与客户及合作伙伴共享。

“基于模型的设计支持快速分析需求,重用以前产品的设计,并消除手动编码错误,从而减少了开发时间,使我们能够缩短工期以满足客户的需要。”

MyoungSuk Ko,LS Automotive