从 MATLAB 算法生成代码
R2026b通过生成 HDL 代码并将代码部署在专用集成电路 (ASIC) 或现场可编程门阵列 (FPGA) 上，在硬件中实现 MATLAB 算法。使用与 HDL 代码生成兼容的语法和函数编写 MATLAB 算法。如果算法使用浮点数据，HDL Coder™ 可助您将其转换为定点算法。应用优化以生成更加硬件高效的 HDL 代码。在生成 HDL 代码并验证它与原始算法匹配后，将 HDL 代码部署至目标硬件。
函数
对象
coder.HdlConfig | HDL codegen configuration object |
工具
| 工作流顾问 | Generate synthesizable HDL code and test benches from MATLAB code |
主题
- Edit Configuration Parameters for HDL Coder
Edit HDL Coder configuration object parameters interactively.
- Programmatically Generate, Verify, and Synthesize HDL Code from MATLAB Code
This example shows how to programmatically perform floating-point to fixed-point conversion, generate HDL code, verify the generated HDL code with an HDL test bench, and synthesize the generated HDL code by using the command-line interface.
- Generate Instantiable Code for Functions
You can use the Generate instantiable code for functions option to generate a VHDL®
entity, or Verilog® or SystemVerilogmodulefor each function. - Generate Modular HDL and HLS Code from an LMS Filter Algorithm
This example shows how to generate modular HDL and HLS code from a MATLAB design that implements an adaptive noise canceler using a Least Mean Square (LMS) filter.
- Generation of Clock Bundle Signals in HDL Coder
How HDL Coder generates clock, reset, and clock enable signals in the HDL code.
精选示例
使用 HDL 工作流顾问为对称 FIR 滤波器生成并综合 HDL 代码
此示例说明如何创建一个 HDL Coder™ 工程，并使用 MATLAB HDL 工作流顾问从 MATLAB® 设计生成代码，使用 HDL 测试平台验证 MATLAB 设计，以及综合生成的 HDL 代码。此示例使用 ModelSim® 作为 HDL 仿真工具，并使用 AMD® Vivado® 作为第三方综合工具。有关以编程方式生成 HDL 代码和执行 FPGA 综合的详细信息，请参阅Programmatically Generate, Verify, and Synthesize HDL Code from MATLAB Code。
Generate HDL Code from MATLAB Functions That Use Automated Lookup Table Generation
Generate HDL code from a floating-point MATLAB® design that is not ready for code generation. Use the fixed-point conversion process by using the float2fixed setting with the codegen function to generate a lookup table based MATLAB function replacement. Use the new MATLAB replacement function to generate the HDL code.
为 MATLAB 加权混合算法生成 SystemVerilog 代码
此示例说明如何从实现两个图像加权混合的 MATLAB® 函数生成可综合的 SystemVerilog HDL 代码。当您生成 SystemVerilog 而不是 Verilog® 时，代码生成器会生成数组端口和包声明，从而提高生成代码的可读性。
