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FPGA 在环
R2026a在硬件中测试设计（需要 HDL Verifier™）
在 HDL 工作流顾问中生成 HDL 代码时，您可以将生成的代码加载到 FPGA 板中。您可以选择生成包含 FPGA-in-the-Loop 模块的 Simulink® 模型，该模块与 FPGA 板上运行的 HDL 设计通信。该模型还包括原始 Simulink 激励生成、行为模型以及显示或分析输出数据的模块。该模型会比较 FPGA-in-the-Loop 模块的输出与源子系统的输出。
要使用此功能，您必须安装 HDL Verifier Support Package for Xilinx® or Altera® FPGA boards。请参阅。
类
hdlcoder.WorkflowConfig | Configure HDL code generation and deployment workflows |
主题
- Run HDL Workflow with a Script
Export, import, or configure an HDL Workflow CLI command script.
