FPGA 数据采集

从实时 FPGA 采集信号数据（需要 HDL Verifier™）

使用 FPGA 数据采集功能观察设计在 FPGA 上运行时来自设计的信号。此功能从 FPGA 采集一个窗的信号数据并将数据返回到 MATLAB® 或 Simulink®。要采集信号，HDL Verifier 会生成一个 IP 核，您必须将该 IP 核集成到 HDL 工程中并与设计的其余部分一起部署到 FPGA。HDL Verifier 还会生成一个 App、一个 System object™ 和一个 Simulink 模型，以与 FPGA 通信并将数据返回到 MATLAB 或 Simulink。

要采集 FPGA 数据，请执行以下操作：

  1. 生成自定义组件和 IP 核。为生成的 IP 指定端口名称和大小。这些端口连接到要采集的信号和要用作触发器的信号。触发器控制采集发生的时间。

  2. 将生成的 IP 集成到 FPGA 设计中，并将设计部署到 FPGA 板。使用 HDL 工作流顾问时，此步骤是自动的。

  3. 使用生成的 App、System object 或 Simulink 模型采集数据以进行分析、验证或显示。您可以配置触发条件来控制采集发生的时间。

    对于此步骤，您必须下载适用于 HDL Verifier 的硬件支持包。可用的支持包有：

    • HDL Verifier Support Package for Intel® FPGA Boards

    • HDL Verifier Support Package for AMD FPGA and SoC Devices

    两个支持包的安装都附带有关于 FPGA 数据采集功能的更多文档。请参阅Download FPGA Board Support Package (HDL Verifier)。

下图显示两种数据采集工作流：

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