主要内容

测试生成基础知识

创建测试用例以验证模型行为

Simulink® Design Verifier™ 是一款功能强大的工具,可帮助您通过自动化测试生成来增强 Simulink 模型的可靠性和稳健性。“生成测试”功能有助于创建全面的测试用例,这些测试用例旨在发现设计错误,验证模型行为并确保实现所有功能需求的覆盖率。Simulink Design Verifier 利用形式化方法系统地探索模型的状态空间,以识别关键测试场景,从而减少手动测试工作量并加快验证过程。您可以按照所述基本步骤高效地生成和利用测试用例,确保您的模型符合指定的设计准则并按预期运行。

模块

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Test Condition限制测试用例中的信号值
Test Objective定义信号在测试用例中必须满足的自定义目标
Detector检测输入为 true 的持续期并基于输出类型构造输出为 true 的持续期
Extender延长输入的真实时长
Implies指定生成特定响应的条件
Within Implies验证响应是否在所需时间内发生
Verification Subsystem指定证明或测试目标而不影响仿真结果或生成的代码

函数

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sldvoptions创建设计验证选项对象
sldv.condition用于 Stateflow 图和 MATLAB Function 模块的测试条件函数
sldv.test用于 Stateflow 图和 MATLAB Function 模块的测试目标函数
sldvextract将子系统或子图内容提取到新模型中进行分析
sldvtimer识别、更改和显示计时器优化
sldvoptions创建设计验证选项对象
sldvrun分析模型
sldvlogsignals记录仿真输入端口值
sldvgencov分析模型以获得缺失的模型覆盖率
sldvgenspreadsheet生成包含测试用例的电子表格 (自 R2022b 起)
sldvruntest使用输入数据仿真模型
sldvruntestoptssldvruntestsldvruncgvtest 生成仿真或执行选项
sldvharnessoptssldvmakeharness 的默认选项
sldvmakefilter生成包含针对 Unsatisfiable 文件中状态为 Dead LogicFalsifiedFalsified - No CounterexampleError - Needs SimulationsldvData 的目标的申述规则的过滤文件 (自 R2022a 起)
sldvmakeharness生成框架模型
sldvmergeharness将测试用例和初始化合并到一个框架模型中
sldvreport生成 Simulink Design Verifier 报告
sldvchecksum返回模型的校验和 (自 R2021a 起)

主题