HDL Verifier 使您能够在 HDL 设计环境中重用系统级设计环境。您可以对照 MATLAB 和 Simulink 中的黄金参考模型测试和验证 RTL 设计，在仿真器或硬件中调试设计，并生成测试平台和验证 IP。
通过 HDL Verifier，您可以使用在 MATLAB 和 Simulink 中运行的测试平台以及在 HDL 仿真器中运行的 RTL 设计来验证 FPGA、ASIC 和 SoC 设计。您可以将这些测试平台复用于 AMD®、Altera® 和 Microchip 的 FPGA 开发板上，以验证硬件实现并探测内部信号，从而调试设计。您还可以从 MATLAB 和 Simulink 生成通用验证方法 (UVM) 组件，以用于 SystemVerilog 验证环境。所有这些功能都与现有的 HDL 代码和 HDL Coder 生成的代码兼容。
ASIC 和 FPGA 的 RTL 验证
使用 MATLAB 和 Simulink 测试平台通过 Cadence®、Synopsys®、Siemens® 和 AMD®的仿真器协同仿真，验证 HDL 代码.为 SystemVerilog 验证环境生成测试平台。
硬件辅助验证
将您的主机自动连接到AMD、Altera 和 Microchip FPGA 板，以使用 MATLAB 和 Simulink 测试平台验证实现。探测设计的内部信号以进行硬件调试。
混合信号设计和验证
要评估待测设计如何与模拟电路进行交互，您可以从 Simscape™、SerDes Toolbox™ 或 Mixed-Signal Blockset™ 的模拟或混合信号模型中生成 SystemVerilog DPI-C 代码，然后使用生成的代码创建用于替代模拟功能的行为模型。
产品资源：
“采用这种基于模型的验证方法，我们可以在 Simulink 中进行早期功能验证，同时获得一个系统级的设计视图，这有助于促进系统工程师与验证团队之间的协作。早期模型验证可带来更高质量的 HDL，因为在代码生成之前发现并消除了高级设计和需求问题。我们预计这种早期的错误检测可以节省两个月的验证工作量。”
