综合与时序分析

R2026b

生成综合脚本并检索综合结果

生成脚本以编译、仿真和综合生成的代码以用于电子设计自动化 (EDA) 工具。您还可以通过在 HDL 工作流顾问中指定综合目标（如面积优化、编译优化或速度优化）为特定综合工具生成 TCL 命令。

使用 HDL 工作流顾问，通过 Synopsys^® SpyGlass Lint 工具为通用 ASIC 或 FPGA 器件生成 RTL lint 检查报告。您也可以使用 Cadence^® Genus 综合工具对通用 ASIC 器件执行综合。

函数

hdlsetuptoolpath 设置系统环境以访问 FPGA 综合软件

启用第三方电子设计自动化脚本文件的生成

编译文件后缀	追加到 DUT 或测试平台名称的后缀，用于编译脚本文件名
编译初始化	用于编写编译脚本的 `Init` 节的格式名称
编译 VHDL 的命令	Format name to use to write `Cmd` section of compilation script for VHDL
编译 Verilog 或 SystemVerilog 的命令	用于编写适用于 Verilog 或 SystemVerilog 的编译脚本的 `Cmd` 节的格式名称
编译终止	用于编写编译脚本终止节的格式名称

仿真文件后缀	追加到 DUT 或测试平台名称的后缀
仿真初始化	用于编写仿真脚本初始化节的格式名称
仿真命令	用于编写仿真命令的格式名称
仿真波形查看命令	写入仿真脚本的波形查看命令
仿真终止	用于编写仿真脚本终止节的格式名称
仿真器标志	应用于生成的编译脚本的仿真器标志
选择综合工具	Specify synthesis tool for which to generate synthesis scripts
综合文件后缀	Postfix to append to file name
综合初始化	Format name to use to write initialization section of synthesis script
综合命令	Format name to use to write synthesis command
综合终止	用于编写综合脚本终止节的格式名称
要添加到综合工程的附加文件	Additional HDL or constraint files

选择 HDL lint 工具	Specify HDL lint tool for which to generate lint scripts
Lint 初始化	Format name to use to write initialization section of HDL lint script
Lint 命令	Format name to use to write command for HDL lint script
Lint 终止	Format to use to write termination section of HDL lint script

Properties for Controlling Script Generation
Enable or disable script generation and customize the names and content of generated script files by using the makehdl or makehdltb functions.
生成用于编译、仿真和综合的脚本
用于自定义脚本文件的命令行属性和 GUI 选项。
Configure Compilation, Simulation, Synthesis, and Lint Scripts
Configure the script file generation by using the EDA Tool Scripts pane.
Generate HDL Lint Tool Script
Generate an HDL lint tool script from Simulink^® to check the generated code with third-party lint tools.
Configure Synthesis Project Using Tcl Script
Add Tcl script that configures your synthesis project.
Structure of Generated Script Files
A generated EDA script consists of an initialization phase, command-per-file phase, and a termination phase.
Synthesis Objective to Tcl Command Mapping
Tool-specific Tcl commands that correspond to the HDL Workflow synthesis objectives.

使用 HDL 工作流顾问为对称 FIR 滤波器生成并综合 HDL 代码
此示例说明如何创建一个 HDL Coder™ 工程，并使用 MATLAB HDL 工作流顾问从 MATLAB® 设计生成代码，使用 HDL 测试平台验证 MATLAB 设计，以及综合生成的 HDL 代码。此示例使用 ModelSim® 作为 HDL 仿真工具，并使用 AMD® Vivado® 作为第三方综合工具。有关以编程方式生成 HDL 代码和执行 FPGA 综合的详细信息，请参阅Programmatically Generate, Verify, and Synthesize HDL Code from MATLAB Code。
从 Simulink 模型进行 HDL 代码生成和 FPGA 综合
生成代码并在目标 FPGA 上综合您的 Simulink 设计。
Critical Path Estimation Without Running Synthesis
Find the estimated critical paths in your design without using third-party synthesis tools.
Synthesis Attributes in HDL Code Generation
Add custom synthesis attributes to the generated code. (自 R2026a 起)

Generate RTL lint check report using HDL Workflow Advisor and SpyGlass Lint tool.

Generate HDL code and perform synthesis using HDL Workflow Advisor and Cadence Genus on ASIC devices.

Use multicycle path constraints with HDL Workflow Advisor and Cadence Genus synthesis tools to meet the timing requirements for ASIC devices.

全新

Generate HDL code and perform logic synthesis using Synplify^® Elite, and place-and-route using AMD^® Vivado^® in HDL Workflow Advisor.

全新

Generate HDL code and perform logic synthesis using Synplify Design Compiler in HDL Workflow Advisor.