解决分析问题
处理使用限制并使用最佳做法以改进分析
有时，由于不受支持的 Simulink® 软件功能（包括某些 MATLAB Function 模块和 Stateflow® 功能）等问题，Simulink Design Verifier™ 分析结果不完整。您可以通过约束数据类型和利用 Simulink Design Verifier 提供的方法（例如识别不相关的模型部分、发现内部关系和重用中间结果）来降低复杂度，从而避免这些问题。
当模型较大且复杂度较高时，对模型的分析可能会很慢或不完整。对于大型或复杂模型，应采用自下而上的方法首先分析较小的组件，以获得最佳结果。这可以加快迭代速度，并有助于在分析中隔离无法访问组件等问题。如果您的模型使用计时器和计数器，您可能会遇到状态爆炸或响应延迟等问题，可以采用相应的解决方法来处理这些复杂情况。请将分析不支持的模块替换为 Simulink Design Verifier 函数，并根据需要自定义测试向量生成。如果某些目标的分析未决，则应用故障排除方法来了解和解决其原因。
函数
主题
分析限制
- 分析中不支持的 Simulink 模块
查看 Simulink Design Verifier 支持和不支持的 Simulink 模块。 - Simulink Design Verifier 对 Simulink 软件功能的支持限制
列出 Simulink Design Verifier 不支持的 Simulink 软件功能。 - Model 模块的支持限制
Simulink Design Verifier 支持 Model 模块，但有一些限制。 - Stateflow 软件功能的支持限制
列出 Simulink Design Verifier 和 Fixed-Point Designer™ 软件不支持的 Stateflow 软件功能。 - Simulink Design Verifier 中对 MATLAB 代码生成的限制
查看与 Simulink Design Verifier 软件对 MATLAB® 代码生成的支持关联的限制。 - Simulink Design Verifier 中 S-Function 和 C/C++ 代码的限制和注意事项
列出 Simulink Design Verifier 中 S-Function 和生成代码的限制和注意事项。
解决结果不完整的问题
- 管理模型数据以简化分析
简化您的模型以简化 Simulink Design Verifier 分析。 - 对大型模型进行分析
描述分析大型模型的技术。
- Simulink Design Verifier 如何通过验证结果报告近似值
描述 Simulink Design Verifier 如何通过验证结果报告近似值。 - 什么是模块替换？
模块替换的简要概述。 - Analyze and Resolve Undecided Objective Statuses
Address undecided objectives obtained after Simulink Design Verifier analysis.
- Address Undecided due to Runtime Error in Simulink Design Verifier Analysis
Resolve run-time errors in a model. - Review and Address Long Counterexample Objective Status
Review long counterexample objective status due to integer overflow error.
精选示例
运行附加分析以减少有理逼近的实例
此示例显示如何通过运行附加分析来减少有理近似的实例。您分析一个模型，在分析过程中，Simulink® Design Verifier™ 识别出近似值的存在，并且相关目标通过测试用例报告为未确定。
使用平面近似调整查找表数据
使用 Simulink Design Verifier 中的平面近似调整查找表数据。
Replace Unsupported Blocks Using Block Replacements
Replace blocks unsupported by Simulink Design Verifier.
