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本页采用了机器翻译。点击此处可查看英文原文。

什么是测试用例生成?

Simulink® Design Verifier™ 软件可以生成满足您模型覆盖率目标的测试用例,包括:

测试用例通过演示模型中的模块如何在不同模式下执行来帮助您确认模型性能。当生成测试用例时,软件会对您的模型进行形式分析。完成分析后,软件会提供多种方式供您查看结果。

注意

如果您的模型没有条件、决策或自定义测试目标,那么 Simulink Design Verifier 会生成一个代表您的模型的基本仿真的测试用例。测试输入满足输入端口的最小或最大约束,中间信号值满足模型中 Test Condition 模块指定的约束。

测试用例模块

为了为您的 Simulink 模型定制测试用例,Simulink Design Verifier 提供了两个模块:

测试用例功能

为了定制 Simulink模型或 Stateflow® 图表的测试用例,Simulink Design Verifier 提供了两个 MATLAB® 函数。您可以在 MATLAB Function模块中使用这些函数。这两个函数在生成的代码和 Simulink Design Verifier 中都处于活动。

这些函数:

  • 以比使用模块参数更自然的形式识别用于测试的数学关系。

  • 支持指定多个目标、假设或条件,而不会使模型复杂化。

  • 提供对 MATLAB 权力的访问权限。

  • 支持验证与模型设计的分离。

有关如何使用这些函数的示例,请参阅 sldv.testsldv.condition 参考页。

注意

Simulink Design Verifier 模块和函数与模型一起保存。如果您在没有 Simulink Design Verifier 许可证的 MATLAB 安装上打开模型,您可以看到模块和函数,但它们不会产生结果。

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