Simulink Design Verifier
识别设计错误、证明需求合规及生成测试
Simulink Design Verifier™ 使用形式化方法来识别模型中隐藏的设计错误。检测模型中导致整数溢出、死逻辑、数组访问越界和被零除的块。可以形式化验证设计符合功能需求。对于每个设计错误或违反设计需求，会生成一个仿真测试用例以供调试。
Simulink Design Verifier 可以生成测试用例用于满足模型覆盖率和自定义目标来扩展已有的基于需求的测试用例。这些测试用例使您的模型满足条件、决策、修改的条件/决策 (MCDC)，以及自定义覆盖率目标。除了满足覆盖目标外，还可以指定自定义的测试目标来自动化产生基于需求的测试用例。
通过 IEC Certification Kit（符合 ISO 26262 和 IEC 61508）和 DO Qualification Kit（符合 DO-178），可提供对行业标准的支持。
开始:
运行时和诊断错误
在运行仿真之前，您可以检测运行时和建模错误，包括整数溢出、被零除、数组越界、次正常值、浮点错误以及数据有效性错误。
死逻辑
查找模型中在仿真和执行生成的代码时无法激活的对象。 |
查看模型中的死逻辑。
安全需求
验证您的设计是否符合使用 MATLAB®、Simulink 和 Stateflow 表达的形式化定义的安全需求。
使用 Simulink 表达需求。
改进的死逻辑报告
在“结果检查器”窗口中查看死逻辑的可能原因，包括short-circuit逻辑和条件执行
并行测试用例验证
使用并行计算验证测试用例或反例
总线元素支持
分析包含 t输入或输出总线元素 模块的顶层模型
实例特定参数
分析为对引用模型配置使用实例特定参数的模型
输入范围设计错误检查
检测多种类型的查找表模块、多端口开关模块和 配置坐标旋转数字计算法的三角函数模块的输入范围违规
证明设计错误合理性
创建筛选器和合理性规则，用于迭代工作流分析后的设计错误检查
关于这些功能和相应函数的详细信息，请参阅发行说明。
