Simulink Design Verifier

 

Simulink Design Verifier

识别设计错误、证明需求合规及生成测试

开始:

设计错误检测

在仿真之前发现模型中的设计错误,包括运行时错误、诊断错误和死逻辑。

运行时和诊断错误

在运行仿真之前,您可以检测运行时和建模错误,包括整数溢出、被零除、数组越界、次正常值、浮点错误以及数据有效性错误。 

死逻辑

查找模型中在仿真和执行生成的代码时无法激活的对象。

查看模型中的死逻辑。

测试用例生成

生成动态仿真的测试用例,以实现结构和功能覆盖的目标。

使用测试向量分析缺失覆盖率

增强和扩展现有手动创建的测试用例,以解决不完整的模型覆盖。

基于需求的测试用例

从系统需求模型生成测试用例。

用于 C/C++ 代码的测试用例

生成测试用例以增加生成的代码以及从 Simulink® 模块和 Stateflow® 中调用的 C/C++ 代码的覆盖率。

为调用 C 代码的模型生成测试。

形式化需求验证

验证使用 MATLAB、Simulink 和 Stateflow 表示的形式需求。

安全需求

验证您的设计是否符合使用 MATLAB®、Simulink 和 Stateflow 表达的形式化定义的安全需求。

简化可变模型

使用 Variant Reducer 为有效配置的子集生成简化模型。

简化部署模型

在您完全验证主可变模型后,使用 Variant Reducer 为有效配置的子集生成简化模型。所有相关文件和变量依赖项也会减少。减少的工件打包在一个单独的文件夹中,以便与客户及合作伙伴轻松部署和共享。

创建简化模型。