Simulink Design Verifier
识别设计错误、证明需求合规及生成测试
Simulink Design Verifier™ 使用形式化方法来识别模型中隐藏的设计错误。检测模型中导致整数溢出、死逻辑、数组访问越界和被零除的块。可以形式化验证设计符合功能需求。对于每个设计错误或违反设计需求，会生成一个仿真测试用例以供调试。
Simulink Design Verifier 可以生成测试用例用于满足模型覆盖率和自定义目标来扩展已有的基于需求的测试用例。这些测试用例使您的模型满足条件、决策、修改的条件/决策 (MCDC)，以及自定义覆盖率目标。除了满足覆盖目标外，还可以指定自定义的测试目标来自动化产生基于需求的测试用例。
通过 IEC Certification Kit（for ISO 26262 and IEC 61508）和 DO Qualification Kit（for DO-178 and DO-254），可提供对行业标准的支持。
开始:
运行时和诊断错误
在运行仿真之前，您可以检测运行时和建模错误，包括整数溢出、被零除、数组越界、次正常值、浮点错误以及数据有效性错误。
死逻辑
查找模型中在仿真和执行生成的代码时无法激活的对象。 |
查看模型中的死逻辑。
安全需求
验证您的设计是否符合使用 MATLAB®、Simulink 和 Stateflow 表达的形式化定义的安全需求。
简化部署模型
在您完全验证主可变模型后，使用 Variant Reducer 为有效配置的子集生成简化模型。所有相关文件和变量依赖项也会减少。减少的工件打包在一个单独的文件夹中，以便与客户及合作伙伴轻松部署和共享。
创建简化模型。
