速度与面积优化
通过资源复用、流式传输、流水线、RAM 映射、循环优化实现改进
针对目标硬件，通过速度和面积优化从 Simulink® 模型生成满足时序和面积要求的 HDL 代码。面积优化可减少设计的资源使用量。速度优化通过优化关键路径改进目标 FPGA 上的时序，使设计以更高频率运行。要了解 HDL Coder™ 中每种类型的优化的更多信息，请参阅Speed and Area Optimizations in HDL Coder。
针对目标硬件，通过速度和面积优化从 Simulink® 模型生成满足时序和面积要求的 HDL 代码。面积优化可减少设计的资源使用量。速度优化通过优化关键路径改进目标 FPGA 上的时序，使设计以更高频率运行。要了解 HDL Coder™ 中每种类型的优化的更多信息，请参阅Speed and Area Optimizations in HDL Coder。
