Simulink Design Verifier

Simulink^® Design Verifier™ 使用形式化方法来识别模型中隐藏的设计错误。它可检测模型中会导致运行时错误和意外行为的操作，例如整数溢出、死逻辑、数组访问违规以及除以零。该分析任务会分布在各个 CPU 内核上，以加快复杂模型的计算速度。

Simulink Design Verifier 通过形式验证来证明设计符合功能要求且不违反安全要求。形式化分析还验证了一致性和完整性方面的要求。对于每个设计错误或需求违规，软件都会生成一个用于调试的仿真测试用例。

使用 Simulink Design Verifier，您可以自动生成测试向量，以实现模型和代码覆盖率。这些测试向量可促使您的模型达到决策、条件以及修改后的条件/决策 (MC/DC) 覆盖率指标。

可通过 IEC 认证套件（适用于 IEC 61508 和 ISO 26262）以及 DO Qualification Kit（适用于 DO-178 和 DO-254）获得对行业标准的支持。