Memory

输出上一个时间步的输入

库：
Simulink / Discrete
HDL Coder / Discrete

描述

Memory 模块将其输入保持并延迟一个主积分时间步。当放置于迭代子系统中时，该模块将其输入保持并延迟一个迭代。此模块接受连续和离散信号。此模块接受一个输入并生成一个输出。每个信号可以是标量、向量、矩阵或 N 维数组。如果输入为非标量，该模块会将输入的所有元素保持并延迟相同的时间步。

使用初始条件参数指定第一个时间步的模块输出。仔细选择此参数可以最大程度地减少不需要的输出行为。但是，您不能指定采样时间。此模块的采样时间取决于所用求解器的类型，您也可以指定继承采样时间。继承采样时间参数确定采样时间是继承的还是基于求解器。

提示

当以下两个条件均为真时，避免使用 Memory 模块：

型使用变步长求解器 ode15s 或 ode113。
模块的输入在仿真期间发生变化。

当 Memory 模块继承离散采样时间时，该模块类似于 Unit Delay 模块。但是，Memory 模块不支持状态记录。如果需要记录最终状态，请改用 Unit Delay 模块。

与类似模块的比较

Memory、Unit Delay 和 Zero-Order Hold 模块提供相似的功能，但各自具有不同的能力。此外，每个模块的用途也各不相同。

下表显示每个模块的推荐用途。

模块	模块的用途	引用示例
Unit Delay	使用您指定的离散采样时间实现延迟。该模块接受并输出具有离散采样时间的信号。	Engine Timing Model with Closed Loop Control（Compression 子系统）
Memory	将信号延迟一个主积分时间步。在理想情况下，该模块接受连续（或在子时间步中固定）的信号并输出在子时间步中固定的信号。	Building a Clutch Lock-Up Model（Friction Mode Logic/Lockup FSM 子系统） Capture the Velocity of a Bouncing Ball with the Memory Block
Zero-Order Hold	将具有连续采样时间的输入信号转换为具有离散采样时间的输出信号。	Developing the Apollo Lunar Module Digital Autopilot 使用 MATLAB Function 模块的雷达跟踪

每个模块有以下功能。

功能	内存	单位延迟	零阶保持
指定初始条件	是	是	否，因为在时间 t = 0 的模块输出必须与输入值相匹配。
指定采样时间	否，因为该模块只能从驱动模块或用于整个模型的求解器继承采样时间。	是	是
支持基于帧的信号	否	是	是
支持状态记录	否	是	否

总线支持

Memory 模块支持总线。输入可以是满足下列限制条件的虚拟或非虚拟总线信号：

初始条件必须为零、非零标量或有限数值结构体。
如果初始条件为零或结构体，而您指定了状态名称，则输入不能是虚拟总线。
如果初始条件为非零标量，则不能指定状态名称。

有关指定初始条件结构体的信息，请参阅指定总线元素的初始条件。

Memory 模块的非虚拟总线输入中的所有信号都必须具有相同的采样时间，即使关联总线对象的元素指定继承采样时间也是如此。您可以使用 Rate Transition 模块更改总线中单个信号或所有信号的采样时间。有关详细信息，请参阅Modify Sample Times for Nonvirtual Buses和支持总线的模块。

可使用总线数组作为 Memory 模块的输入信号。可为初始条件参数指定：

值 0。在这种情况下，总线数组中的所有单个信号都使用初始值 0。
结构体数组，为总线数组中的每个信号指定初始条件。
标量结构体，为总线类型定义的每个元素指定初始条件。使用此方法可为数组中的每条总线指定相同的初始条件。

有关定义和使用总线数组的详细信息，请参阅使用总线数组组合非虚拟总线。

示例

使用 Memory 和 Clock 模块计算并显示仿真步长

此示例说明如何使用 Memory 和 Clock 模块来计算和显示仿真中的步长。

打开模型

Capture the Velocity of a Bouncing Ball with the Memory Block

The sldemo_bounce example shows how to use the Second-Order Integrator and Memory blocks to capture the velocity of a bouncing ball just before it hits the ground.

打开模型

Implement a Finite-State Machine with the Combinatorial Logic and Memory Blocks

The sldemo_clutch example shows how you can use the Memory block with the Combinatorial Logic block to implement a finite-state machine.

打开模型

端口

输入

全部展开

Port_1 — 输入信号
标量 | 向量 | 矩阵 | N 维数组

输入信号，指定为标量、向量、矩阵或 N 维数组。输入可以是连续的或离散的，包含 Simulink^® 支持的任何数据类型的实数或复数值。

输出

全部展开

Port_1 — 延迟了一个主积分时间步的输入
标量 | 向量 | 矩阵 | N 维数组

输出是来自上一时间步的输入。

参数

全部展开

常设

初始条件 — 初始条件
0 （默认） | 标量 | 向量 | 矩阵 | N 维数组

指定初始积分步长的输出。当不使用内置输入数据类型时，此值必须为 0。

编程用法

模块参数：InitialCondition

类型：字符向量

值：标量 | 向量

默认值：'0'

继承采样时间 — 继承采样时间
`off` （默认） | `on`

选中此选项可从驱动模块继承采样时间：

如果驱动模块具有离散采样时间，模块将继承该采样时间。
如果驱动模块具有连续采样时间，则选中此复选框没有任何作用。采样时间取决于用于模型仿真的求解器的类型。

如果清除此复选框，模块采样时间将取决于用于模型仿真的求解器的类型：

如果求解器为变步长求解器，则模块采样时间是连续的，但在子时间步中是固定的：[0, 1]。
如果求解器是定步长求解器，则 [0, 1] 采样时间将转换为采样时间传播后的求解器步长。

编程用法

模块参数：InheritSampleTime

类型：字符向量

值：'off' | 'on'

默认值：'off'

线性化期间直接馈通输入 — 在线性化和配平期间直接将输入作为输出
`off` （默认） | `on`

选中此选项可在线性化和配平期间直接将输入作为输出。此选择可将模块模式设置为直接馈通。

当使用函数 linmod、dlinmod 或 trim 时，选中此复选框可能会使模型中状态的排序发生变化。要提取这一新的状态排序方式，请使用阶以下命令。

首先使用以下命令编译模型，其中 model 是 Simulink 模型的名称。

    [sizes, x0, x_str] = model([],[],[],'lincompile');

接下来，使用以下命令终止编译。

  model([],[],[],'term');

输出参数 x_str 是 Simulink 模型中状态的元胞数组，其中包含新的状态排序方式。将状态向量作为输入传递到 linmod、dlinmod 或 trim 函数时，状态向量必须使用这一新的状态排序方式。

编程用法

模块参数：LinearizeMemory

类型：字符向量

值：'off' | 'on'

默认值：'off'

针对离散采样时间信号进行线性化时视为单位延迟 — 对于离散输入，线性化为单位延迟
`off` （默认） | `on`

当 Memory 模块由具有离散采样时间的信号驱动时，选择此选项可将 Memory 模块线性化为单位延迟。

编程用法

模块参数：LinearizeAsDelay

类型：字符向量

值：'off' | 'on'

默认值：'off'

状态属性

状态名称 — 模块状态的唯一名称
`''` （默认） | 字母数字字符串

使用此参数为模块状态指定唯一名称。默认值为 ' '。如果此字段为空，则表示未指定任何名称。使用此参数时，请记住以下注意事项：

有效的标识符以字母或下划线字符开始，后跟字母数字或下划线字符。
状态名称仅适用于所选模块。

当您点击应用时，此参数将启用状态名称必须解析为 Simulink 信号对象。

有关详细信息，请参阅模型接口元素的 C 代码生成配置 (Simulink Coder)。

编程用法

模块参数：StateName

类型：字符向量

值：唯一名称

默认值：''

状态名称必须解析为 Simulink 信号对象 — 要求将状态名称解析为信号对象
`off` （默认） | `on`

选中此复选框会要求将状态名称解析为 Simulink 信号对象。

依存关系

要启用此参数，请为状态名称指定值。仅当将模型配置参数信号解析设置为除无以外的值时，才会显示此参数。

编程用法

模块参数：StateMustResolveToSignalObject

类型：字符向量

值：'off' | 'on'

默认值：'off'

模块特性

数据类型	`Boolean` \| `bus` \| `double` \| `enumerated` \| `fixed point` \| `integer` \| `single`
直接馈通	`是`
多维信号	`是`
可变大小信号	`否`
过零检测	`否`

扩展功能

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。

HDL 架构

此模块具有一个默认 HDL 架构。

HDL 模块属性

ConstrainedOutputPipeline	通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线处理不会重新分发这些寄存器。默认值为 `0`。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。
InputPipeline	要在生成的代码中插入的输入流水线阶段数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅InputPipeline (HDL Coder)。
OutputPipeline	要在生成的代码中插入的输出流水线阶段数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 `0`。有关详细信息，请参阅OutputPipeline (HDL Coder)。
ResetType	隐藏重置逻辑生成。默认值为默认，它生成重置逻辑。另请参阅ResetType (HDL Coder)。

复数数据支持

此模块支持复信号的代码生成。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

在 R2006a 之前推出

另请参阅

Unit Delay | Zero-Order Hold

主题

模型接口元素的 C 代码生成配置 (Simulink Coder)
使用 Struct 存储类将参数数据组织为结构体 (Embedded Coder)
数据对象

Memory

描述

与类似模块的比较

总线支持

示例

使用 Memory 和 Clock 模块计算并显示仿真步长

Capture the Velocity of a Bouncing Ball with the Memory Block

Implement a Finite-State Machine with the Combinatorial Logic and Memory Blocks

端口

输入

Port_1 — 输入信号 标量 | 向量 | 矩阵 | N 维数组

输出

Port_1 — 延迟了一个主积分时间步的输入 标量 | 向量 | 矩阵 | N 维数组

参数

常设

初始条件 — 初始条件 0 （默认） | 标量 | 向量 | 矩阵 | N 维数组

编程用法

继承采样时间 — 继承采样时间 off （默认） | on

编程用法

线性化期间直接馈通输入 — 在线性化和配平期间直接将输入作为输出 off （默认） | on

编程用法

针对离散采样时间信号进行线性化时视为单位延迟 — 对于离散输入，线性化为单位延迟 off （默认） | on

编程用法

状态属性

状态名称 — 模块状态的唯一名称 '' （默认） | 字母数字字符串

编程用法

状态名称必须解析为 Simulink 信号对象 — 要求将状态名称解析为信号对象 off （默认） | on

依存关系

编程用法

模块特性

扩展功能

C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

PLC 代码生成 使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。

版本历史记录

另请参阅

主题

WeChat

Port_1 — 输入信号
标量 | 向量 | 矩阵 | N 维数组

Port_1 — 延迟了一个主积分时间步的输入
标量 | 向量 | 矩阵 | N 维数组

初始条件 — 初始条件
0 （默认） | 标量 | 向量 | 矩阵 | N 维数组

继承采样时间 — 继承采样时间
`off` （默认） | `on`

线性化期间直接馈通输入 — 在线性化和配平期间直接将输入作为输出
`off` （默认） | `on`

针对离散采样时间信号进行线性化时视为单位延迟 — 对于离散输入，线性化为单位延迟
`off` （默认） | `on`

状态名称 — 模块状态的唯一名称
`''` （默认） | 字母数字字符串

状态名称必须解析为 Simulink 信号对象 — 要求将状态名称解析为信号对象
`off` （默认） | `on`

C/C++ 代码生成
使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。

HDL 代码生成
使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。

PLC 代码生成
使用 Simulink® PLC Coder™ 生成结构化文本代码。

定点转换
使用 Fixed-Point Designer™ 设计和仿真定点系统。