HDL 代码生成
R2026b为专用集成电路 (ASIC) 或现场可编程门阵列 (FPGA) 设计生成 Verilog®、SystemVerilog 和 VHDL® 代码。通过生成 HDL 代码并将该代码部署到 ASIC 和 FPGA 上，在硬件中实现您的 Simulink® 模型或 MATLAB® 算法。要在目标器件上综合生成的代码，请使用 HDL 工作流顾问。该顾问可运行端到端工作流，以检查 HDL 兼容性并将生成的代码部署到目标器件。您还可以应用编码风格并使代码符合行业编码标准。
类别
- 从 MATLAB 算法生成代码
从 MATLAB 算法生成 HDL 代码
- 从 Simulink 模型生成代码
从 Simulink 模型生成 HDL 代码
- HDL 工作流顾问
通过使用 HDL 工作流顾问将生成代码部署到目标器件
- 编码标准
了解编码标准报告、lint 工具脚本和编码标准规则
- 报告
生成可追溯性、优化和资源报告
- 综合与时序分析
生成综合脚本并检索综合结果
精选示例
Programmatically Generate, Verify, and Synthesize HDL Code from MATLAB Code
Programmatically perform floating-point to fixed-point conversion, generate HDL code, verify the generated HDL code with an HDL test bench, and synthesize the generated HDL code by using the command-line interface.
为 Simulink 模型生成 SystemVerilog 代码
此示例说明如何从 Simulink® 模型生成 SystemVerilog HDL 代码。与 Verilog® 代码相比，SystemVerilog 代码具有更高级的功能，例如使用数组端口、包声明、结构体端口等。
Generate RTL Lint Check Report Using HDL Workflow Advisor and Synopsys SpyGlass Lint Tool
Generate RTL lint check report using HDL Workflow Advisor and SpyGlass Lint tool.
Generate HDL Code and Perform Synthesis Using Cadence Genus on ASIC Devices
Generate HDL code and perform synthesis using HDL Workflow Advisor and Cadence Genus on ASIC devices.
